NSP: Physical compact model for stacked-planar and vertical Gate-All-Around MOSFETs - CEA - Commissariat à l’énergie atomique et aux énergies alternatives
Conference Papers Year : 2016

NSP: Physical compact model for stacked-planar and vertical Gate-All-Around MOSFETs

O. Rozeau
  • Function : Correspondent author
  • PersonId : 1041320

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S. Martinie
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T. Poiroux
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F. Triozon
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S. Barraud
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J. Lacord
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Y. M. Niquet
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Laboratory of Atomistic Simulation
C. Tabone
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R. Coquand
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E. Augendre
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M. Vinet
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O. Faynot
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J.-Ch Barbé
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Abstract

In this work, a predictive and physical compact model for NanoWire/NanoSheet (NW/NS) Gate-All-Around (GAA) MOSFET is presented. Based on a novel methodology for the calculation of the surface potential including quantum confinement, this model is able to handle arbitrary NW/NS cross-section shape of stacked-planar and vertical GAA MOSFETs (circular, square, rectangular). This Nanowire Surface Potential (NSP) based model, validated both by numerical simulations and experimental data, is demonstrated to be very accurate in all operation regimes of GAA MOSFETs.

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Engineering Sciences [physics]
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SYLVAIN BARRAUD  : Connect in order to contact the contributor

https://cea.hal.science/cea-01973390

Submitted on : Tuesday, January 8, 2019-12:01:24 PM

Last modification on : Tuesday, September 3, 2024-11:16:05 AM

Long-term archiving on : Tuesday, April 9, 2019-4:20:00 PM

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cea-01973390 , version 1 (08-01-2019)

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O. Rozeau, S. Martinie, T. Poiroux, F. Triozon, S. Barraud, et al.. NSP: Physical compact model for stacked-planar and vertical Gate-All-Around MOSFETs. 2016 IEEE International Electron Devices Meeting (IEDM), Dec 2016, San Francisco, United States. ⟨10.1109/IEDM.2016.7838369⟩. ⟨cea-01973390⟩

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