Thèse Année : 2021

Study, fabrication and characterization in view of 3D Sequential Integration

Etude, fabrication et caractérisation pour l'intégration 3D séquentielle

Résumé

3D Sequential Integration consists in stacking active device layers on top of each other, in a sequential manner, where its main challenge relies in processing devices at low thermal budget in order to prevent degradation of the bottom layers. This integration has been identified as a key technology for More than Moore applications. In this respect, analog devices are needed and need to be fabricated at a low thermal budget. An evaluation of the thermal stability of the bottom tiers was performed. The thermal stability of FD-SOI 28nm devices was evaluated through the device performance under DC/AC operation and the yield and set at 500°C 2h. Cu/ULK interconnects were also evaluated and set to 500°C2h. The thermal stability of high voltage (VDD=5V) BULK devices was also quantified, and this transistor can be integrated on the bottom level of 3D Sequential Integration with a comfortable thermal budget (at least 500°C 5h). Concerning the device fabrication, two technological bricks needed to be adapted in order to fulfill the analog’s requirements, those being the gate stack and the junction. The gate stack composed of a thick SiO2=6nm was obtained through different low temperature oxide splits and post-deposition treatments (in the 500°C range). Thanks to in-depth characterization, the gate stack features were extensively studied. NMOS devices are reliable and ideal for readout circuits with NFETs only. Additionally, an identification of the defects found in low temperature SiO2 oxides were provided. The best low temperature oxide (hydrogenated plasma Pl-O2/H2) showed good performance on some analog FOM (gm/Id and gm/gd). The junction dopant activation by solid phase epitaxial regrowth (SPER) and thermal activation, both at 500°C, was studied through electrical characterization and TCAD simulation. Different splits focusing on the pre-amorphization step were tested. It was shown that by suppressing the pre amorphization before LDD implantation and decreasing the spacer’s thermal budget, performance and junction leakage should be optimized. The results presented on this thesis proved the feasibility of stacking high voltage analog devices in a 3D Sequential Integration for More than Moore applications
L'intégration 3D séquentielle consiste à empiler des couches de dispositifs les unes sur les autres, d'une manière séquentielle. Le défi principal est de fabriquer des transistors à basse température afin d'éviter la dégradation des couches inférieures. Cette intégration a été identifiée comme une technologie clé des applications More than Moore. A cet égard, des transistors analogiques sont requis et doivent être fabriqués à basse température. Dans ce travail, une évaluation de la stabilité thermique des couches inférieures a été réalisée. La stabilité thermique des transistors FD-SOI 28nm a été évaluée sous l'opération AC/DC et le rendement et fixée à 500° 2h. Les interconnexions Cu/ULK ont aussi été évaluées et fixées à 500° 2h. La stabilité thermique des transistors haute tension BULK (VDD=5V) a également été quantifiée. Ceux-ci peuvent être intégrés dans la couche inférieure d'une intégration 3D séquentielle avec un budget thermique confortable (500° 5h). Concernant la fabrication des transistors, il a fallu adapter deux briques technologiques afin de remplir les réquisits analogiques, à savoir l'empilement de grilles et la jonction. Un empilement de grilles composé d'un épais SiO2=6nma été obtenu via différents splits d'oxyde basse température et des traitements de densification (500°). Les caractéristiques de l'empilement de grilles ont été étudiées grâce à la caractérisation électrique. Les transistors NMOS sont fiables et adaptés pour des circuits readout avec seulement des NFETs. En outre, les défauts trouvés dans les SiO2 basse température ont été identifiés. Le meilleur oxyde basse température (hydrogenated plasma Pl-O2/H2) a fait preuve d'une bonne performance sur certaines Figures de Mérite Analogiques (gm/Id et gm/gd). L'activation des dopants via la recristallisation épitaxiale en phase solide (SPER) et l'activation thermique, tous deux à 500°, a été étudiée par caractérisation électrique et simulation TCAD. Différents splits focalisés sur la pré-amorphisation ont été testés. Il a été établi qu'en supprimant la pré-amorphisation avant l'implication LDD et en diminuant le budget thermique de l'espaceur, la performance et la fuite de jonction seraient optimisés. Les résultats présentés dans cette thèse démontrent qu'il est possible d'empiler des transistors haute (VDD=2.5V) tension analogiques dans une intégration 3D séquentielle pour les applications More than Moore.
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Origine Version validée par le jury (STAR)

Dates et versions

tel-04884409 , version 1 (13-01-2025)

Identifiants

  • HAL Id : tel-04884409 , version 1

Citer

Camila Toledo de Carvalho Cavalcante. Study, fabrication and characterization in view of 3D Sequential Integration. Micro and nanotechnologies/Microelectronics. Université Grenoble Alpes [2020-..], 2021. English. ⟨NNT : 2021GRALT050⟩. ⟨tel-04884409⟩
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